Hardware/ASIC/SoC/NoC2014/02/25 00:25

Isolation Cell은 Powered up 또는 down Domain들 사이에서 Interface에 필요하다. Isolation은 활성화되어 있는 Powered up Domain으로 Floating된 입력이 없도록 해야하며, 입력이 적절한 Logic 상태에 있다는 것을 보장한다.

 

Isolation Logic은 출력 신호 제어가 필요한 Powered down Domain이나 입력 신호 제어가 필요한 Powered up domain 둘중에 하나로 구현되어 질 수 있다.

 

Output Isolation: 출력 신호를 제어하기 위해서 전원 Off된 domain에 구현.

Input Isolation: 입력 신호를 제어하기 위해서 전원 On된 domain에 구현.

 

Signal Isolation.

Power-down island의 출력에 추가되어 될 수 있는 Isolation 회로로는 세가지 형태가 있다.

1. '0' 으로 신호를 연결.

2. '1'으로 신호를 연결.

3. 마지막 값을 유지.

 

Isolation control signal은 Power Domain들에 걸쳐있는 Global signal로써 분류되어지며, 하나 또는 그 이상의 Domain들이 powered down될 때, 이 Signal이 살아 있는지를 보장하기 위해서 Isolation control signal은 always-on buffer tree로 분류되어져야 한다.

 

Output Isolation은 Input isolation 이상의 이점을 가지고 있다.

여러 다른 Power domain들로 가는 출력 신호들을 위해서

Output Isolation:

- 하나의 Isolation Cell만 필요.

- 하나의 Domain에서 Isolation cell은 공통 control signal를 공유.

Input Isolation: 

- 입력을 받는 Logic에 대해서 Isolation cell이 필요.

- Isolation된 signal이 필요한 각 Domain으로 부터 하나씩, 즉 여러 isolation control signal을 필요로 한다.

 

Ref: Michael Keating, David Flynn, etc, "Low Power methodology Manual For System-on-chip Design", Springer.

 

Posted by Act of God
Hardware/ASIC/SoC/NoC2013/06/05 09:28

Read Transaction

  • Master는 ARVALID를 인가하기 전에 ARREADY를 인가하기 위한 Slave를 기다리면 안됨.
  • Slave는 ARREADY를 인가하기 전에 인가되어지기 위한 ARVALID를 기다릴 수 있음.
  • Slave는 ARVALID가 인가되기 전에 ARREADY를 인가 할 수 있음.
  • Slave는 유효한 데이터가 가능하다는 것을 나타내는 RVALID를 인가하기 전에 인가되어지기 위한 ARVALID와 RREADY를 기다려야 함.
  • Slave는 RVALID가 인가되기 전에 RREADY를 인가하기 위한 Master를 기다리면 안됨.
  • Master는 RREADY를 인가하기 전에 인가되어지기 위한 RVALID를 기다릴 수 있음.
  • Master는 RVALID가 인가되기 전에 RREADY를 인가 할 수 있음.

Write transaction

  • Master는 AWVALID또는 WVALID를 인가하기 전에 AWREADY 또는 WREADY를 인가하기 위한 Slave를 기다리면 안됨.
  • Slave는 AWREADY를 인가하기 전에 AWVALID 또는 WVALID 또는 둘다를 기다릴 수 있음.
  • Slave는 AWVALID나 WVALID 또는 둘다를 인가하기 전에 AWREADY를 인가 할 수 있음.
  • Slave는 WREADY를 인가하기 전에 AWVALID나 WVALID 또는 둘다를 기다릴 수 있음.
  • Slave는 AWVALID나 WVALID 도는 둘다가 인가되어지기 전에 WREADY를 인가 할 수 있음.
  • Slave는 BVALID를 인가하기 전에 인가되어지기 위한 WVALID와 WREADY 둘다를 기다려야 함.
    Slave는 또한 Wreite response "BRESP"가 오직 write transaction의 마지막 데이터 전송 이후에 signaling되어져야 하기 때문에 BVALID를 인가하기 전에 인가되어지기 위한 WLAST를 기다려야 함.
  • Slave는 BVALID를 인가하기 전에 BREADY를 인가하기 위한 Master를 기다려야 함.
  • Master는 BVALID가 인가되어지기 전에 BREADY를 인가 할 수 있음.

Write response dependency

  • Master는 AWVALID 또는 WVALID를 인가하기 전에 AWREADY 또는 WREADY를 인가하기 위한 Slave를 기다리면 안됨.
  • Slave는 AWREADY를 인가하기 전에 AWVALID나 WVALID 또는 둘다를 기다릴 수 있음.
  • Slave는 AWVALID나 WVALID 또는 둘다를 인가하기 전에 AWREADY를 기다릴 수 있음.
  • Slave는 WREADY를 인가하기 전에 AWVALID나 WVALID 또는 둘다를 기다릴 수 있음.
  • Slave는 BVALID를 인가하기 전에 인가되어지기 위한 AWVALID, AWREADY, WVALID, WREADY를 기다려야 함.
  • Slave는 write response "BRESP"가 write transaction의 마지막 데이터 전송 이후 Signaling되어져야 하기 때문에 BVALID를 인가한 후 인가되어지기 위한 WLAST를 기다려야 함.
  • Slave는 BVALID를 인가하기 전에 BREADY를 인가하기 위한 Master를 기다리면 안됨.
  • Master는 BREADY를 인가하기 전에 BVALID를 기다려야 함.
  • Master는 BVALID가 인가되어지기 전에 BREADY를 인가 할 수 있음.
Posted by Act of God
TAG AMBA AXI
Hardware/ASIC/SoC/NoC2013/02/19 14:29

Clock Domain Crossing


a.Structual issues(sCDC): 만약 Storage element에서 데이터 입력이 Clock Edge에 너무 가까이에서 바뀐다면(Setup time), 이 Element는 metastable 상태로 갈 것이고 출력은 신뢰 될 수 없다. 비 동기적인 Clock domain crossing은 metastability failure가 되는 특유한 경향이 있다. 이러한 문제들을 해결하기 위해서 회로는 "Buy time"으로 설계되어야 하는데 그래서 rm metastable signal은 안정적인 값으로 정착할 수 있으며 전형적으로 Synchronizer들을 사용한다.


Synchronization을 완료한 이후 Synchronizer들이 놓여있는 구조는 여전히 문제가 있다. 예로 설계는 반드시 동기화된 신호가 수렴하지 않는지를 보증하여야하며, 재수렴은 기능적인 에러들을 생성할 수 있다.


b.Functional error(fCDC):설계자들은 CDC 회로의 둘 중 하나의 측면에 대해서 안정성과 기능성이 적절하게 넘겨졌는지를 보증해야한다. 그외에, 수신하는 Clock domain에서 데이터 불안정성을 가지는 Clock domain들 사이에서 신호 전달 동안 신호 값의 손실이 있을 수 있다.



source: Clock domain crossing, Cadence.

Posted by Act of God

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